EDA技术与Verilog HDL设计

附录B Verilog HDL（IEEE Std 1364—2001）关键字

附录A Verilog HDL（IEEE Std 1364—1995）关键字

实验与设计

习题11

11.4 GMSK调制电路的Verilog HDL设计实例

11.3 基带差分编码的Verilog HDL设计实例

11.2 比特同步的Verilog HDL设计实例

11.1 信号音发生器的Verilog HDL设计实例

第11章 Verilog HDL数字通信常用模块设计实例

实验与设计

习题10

10.4 ST-BUS总线接口设计

10.3 汉明编解码器的Verilog HDL设计实例

10.2 乘法器的Verilog HDL设计实例

10.1 加法器的Verilog HDL设计实例

第10章 Verilog HDL数字设计实例

实验与设计

习题9

9.5 组合电路和时序电路的仿真

9.4 测 试 平 台

9.3 延时模型的表示

9.2 用户自定义元件

9.1 系统任务与系统函数

第9章 Verilog HDL仿真与测试

实验与设计

习题8

8.6 乐曲演奏电路

8.5 点阵式液晶显示控制

8.4 VGA图像的显示与控制

8.3 字符液晶显示控制

8.2 Verilog HDL有限状态机设计

8.1 小数分频

第8章 Verilog HDL设计进阶

实验与设计

习题7

7.9 三态逻辑设计

7.8 基本时序电路设计

7.7 基本组合电路设计

7.6 多层次结构电路的设计

7.5 不同描述风格的设计

7.4 数据流描述

7.3 行为描述

7.2 门级结构描述

7.1 Verilog HDL设计的层次

第7章 Verilog HDL设计的层次与风格

实验与设计

习题6

6.8 顺序执行与并发执行

6.7 任务与函数

6.6 编译指示语句

6.5 循环语句

6.4 条件语句

6.3 赋值语句

6.2 块语句

6.1 过程语句

第6章 Verilog HDL行为语句

实验与设计

习题5

5.8 运 算 符

5.7 向量

5.6 参数

5.5 数据类型

5.4 常量

5.3 Verilog HDL语言要素

5.2 Verilog HDL模块的结构

5.1 Verilog HDL简介

第5章 Verilog HDL语法与要素

实验与设计

习题4

4.4 基于宏功能模块的设计

4.3 Quartus Ⅱ的时序分析

4.2 Quartus Ⅱ的优化设置

4.1 Quartus Ⅱ原理图设计

第4章 Quartus Ⅱ集成开发工具

习题3

3.4 FPGA/CPLD的配置

3.3 典型CPLD器件

3.2 Cyclone低成本FPGA系列

3.1 Stratix高端FPGA系列

第3章 典型FPGA/CPLD的结构与配置

习题2

2.7 可编程逻辑器件的测试技术

2.6 可编程逻辑器件的设计与开发

2.5 可编程逻辑器件的编程元件

2.4 可编程逻辑器件的基本资源

2.3 CPLD/FPGA器件概述

2.2 PLD器件的基本结构

2.1 概述

第2章 可编程逻辑器件基础

习题1

1.7 EDA技术的发展趋势

1.6 EDA设计工具

1.5 硬件描述语言

1.4 EDA技术与ASIC设计

1.3 EDA设计的目标和流程

1.2 EDA技术的特征和优势

1.1 EDA技术及其发展历程

第1章 EDA技术概述

前言

版权信息

封面

封面

版权信息

前言

第1章 EDA技术概述

1.1 EDA技术及其发展历程

1.2 EDA技术的特征和优势

1.3 EDA设计的目标和流程

1.4 EDA技术与ASIC设计

1.5 硬件描述语言

1.6 EDA设计工具

1.7 EDA技术的发展趋势

习题1

第2章 可编程逻辑器件基础

2.1 概述

2.2 PLD器件的基本结构

2.3 CPLD/FPGA器件概述

2.4 可编程逻辑器件的基本资源

2.5 可编程逻辑器件的编程元件

2.6 可编程逻辑器件的设计与开发

2.7 可编程逻辑器件的测试技术

习题2

第3章 典型FPGA/CPLD的结构与配置

3.1 Stratix高端FPGA系列

3.2 Cyclone低成本FPGA系列

3.3 典型CPLD器件

3.4 FPGA/CPLD的配置

习题3

第4章 Quartus Ⅱ集成开发工具

4.1 Quartus Ⅱ原理图设计

4.2 Quartus Ⅱ的优化设置

4.3 Quartus Ⅱ的时序分析

4.4 基于宏功能模块的设计

习题4

实验与设计

第5章 Verilog HDL语法与要素

5.1 Verilog HDL简介

5.2 Verilog HDL模块的结构

5.3 Verilog HDL语言要素

5.4 常量

5.5 数据类型

5.6 参数

5.7 向量

5.8 运 算 符

习题5

实验与设计

第6章 Verilog HDL行为语句

6.1 过程语句

6.2 块语句

6.3 赋值语句

6.4 条件语句

6.5 循环语句

6.6 编译指示语句

6.7 任务与函数

6.8 顺序执行与并发执行

习题6

实验与设计

第7章 Verilog HDL设计的层次与风格

7.1 Verilog HDL设计的层次

7.2 门级结构描述

7.3 行为描述

7.4 数据流描述

7.5 不同描述风格的设计

7.6 多层次结构电路的设计

7.7 基本组合电路设计

7.8 基本时序电路设计

7.9 三态逻辑设计

习题7

实验与设计

第8章 Verilog HDL设计进阶

8.1 小数分频

8.2 Verilog HDL有限状态机设计

8.3 字符液晶显示控制

8.4 VGA图像的显示与控制

8.5 点阵式液晶显示控制

8.6 乐曲演奏电路

习题8

实验与设计

第9章 Verilog HDL仿真与测试

9.1 系统任务与系统函数

9.2 用户自定义元件

9.3 延时模型的表示

9.4 测 试 平 台

9.5 组合电路和时序电路的仿真

习题9

实验与设计

第10章 Verilog HDL数字设计实例

10.1 加法器的Verilog HDL设计实例

10.2 乘法器的Verilog HDL设计实例

10.3 汉明编解码器的Verilog HDL设计实例

10.4 ST-BUS总线接口设计

习题10

实验与设计

第11章 Verilog HDL数字通信常用模块设计实例

11.1 信号音发生器的Verilog HDL设计实例

11.2 比特同步的Verilog HDL设计实例

11.3 基带差分编码的Verilog HDL设计实例

11.4 GMSK调制电路的Verilog HDL设计实例

习题11

实验与设计

附录A Verilog HDL（IEEE Std 1364—1995）关键字

附录B Verilog HDL（IEEE Std 1364—2001）关键字